Todo lo que necesitas saber sobre tecnología

Etiqueta: nanohojas

El nuevo FinFET de Intel sugiere planes para proveedores de servicios de fundición

El nuevo FinFET de Intel sugiere planes para proveedores de servicios de fundición


La semana pasada, en el Simposio VLSI, Intel detalló el proceso de fabricación que formará la base de su servicio de fundición para clientes de centros de datos de alto rendimiento. Para el mismo consumo de energía, el proceso Intel 3 da como resultado una ganancia de rendimiento del 18 por ciento con respecto al proceso anterior, Intel 4. En la hoja de ruta de la compañía, Intel 3 es el último en utilizar la estructura de transistor de efecto de campo de aletas (FinFET), que el La empresa fue pionera en 2011. Pero también incluye el primer uso por parte de Intel de una tecnología que es esencial para sus planes mucho después de que FinFET ya no sea de vanguardia. Es más, la tecnología es crucial para los planes de la compañía de convertirse en una fundición y fabricar chips de alto rendimiento para otras compañías. Llamado metal de función de trabajo dipolo, permite al diseñador de chips seleccionar transistores de varios voltajes de umbral diferentes. El voltaje umbral es el nivel en el que un dispositivo se enciende o apaga. Con el proceso Intel 3, un solo chip puede incluir dispositivos que tengan cualquiera de los cuatro voltajes umbral estrictamente controlados. Esto es importante porque diferentes funciones funcionan mejor con diferentes voltajes de umbral. La memoria caché, por ejemplo, normalmente exige dispositivos con un umbral de voltaje alto para evitar fugas de corriente que desperdician energía. Mientras que otros circuitos pueden necesitar los dispositivos de conmutación más rápidos, con el voltaje umbral más bajo. El voltaje umbral lo establece la pila de compuertas del transistor, la capa de metal y aislamiento que controla el flujo de corriente a través del transistor. Históricamente, «el espesor de los metales determina el umbral de voltaje», explica Walid Hafez, vicepresidente de desarrollo de tecnología de fundición de Intel. «Cuanto más grueso es el metal con función de trabajo, menor es el voltaje umbral». Pero esta dependencia de la geometría del transistor conlleva algunos inconvenientes a medida que los dispositivos y circuitos se reducen. Pequeñas desviaciones en el proceso de fabricación pueden alterar el volumen del metal en la puerta, lo que lleva a una gama algo amplia de voltajes umbral. Y ahí es donde el proceso Intel 3 ejemplifica el cambio de Intel fabricando chips sólo para sí mismo a funcionando como una fundición. «La forma en que opera una fundición externa es muy diferente» a la de un fabricante de dispositivos integrados como lo era Intel hasta hace poco, dice Hafez. Los clientes de Foundry “necesitan cosas diferentes… Una de esas cosas que necesitan es una variación muy estrecha del voltaje umbral”. Intel es diferente; Incluso sin las estrictas tolerancias de voltaje umbral, puede vender todas sus piezas dirigiendo las de mejor rendimiento hacia su negocio de centros de datos y las de menor rendimiento a otros segmentos del mercado. «Muchos clientes externos no hacen eso», afirma. . Si un chip no cumple con sus limitaciones, es posible que tengan que tirarlo. “Entonces, para que Intel 3 tenga éxito en el espacio de la fundición, tiene que tener esas variaciones muy estrechas”. Dipolos para siempre Los materiales de función de trabajo dipolo garantizan el control necesario sobre el voltaje umbral sin preocuparse por cuánto espacio hay en la puerta. Es una mezcla patentada de metales y otros materiales que, a pesar de tener solo angstroms de espesor, tiene un poderoso efecto en el canal de silicio de un transistor. El uso por parte de Intel de materiales de función de trabajo dipolo significa que la puerta que rodea cada aleta en un FinFET es más delgada. Intel Como el antiguo , gruesa puerta de metal, la nueva mezcla de materiales altera electrostáticamente la estructura de la banda de silicio para cambiar el voltaje umbral. Pero lo hace induciendo un dipolo (una separación de carga) en el fino aislamiento entre él y el silicio. Debido a que los clientes de la fundición exigían un control estricto de Intel, es probable que los competidores TSMC y Samsung ya utilicen dipolos en sus últimos procesos FinFET. De qué están hechas exactamente esas estructuras es un secreto comercial, pero el lantano es un componente en investigaciones anteriores y fue el ingrediente clave en otras investigaciones presentadas por el centro de investigación de microelectrónica Imec, con sede en Bélgica. Esa investigación se centraba en la mejor manera de construir el material alrededor de pilas de cintas de silicio horizontales en lugar de una o dos aletas verticales. En estos dispositivos, llamados nanohojas o transistores de puerta integral, hay meros nanómetros entre cada cinta de silicio, por lo que los dipolos son una necesidad. Samsung ya ha introducido un proceso de nanohojas, y el de Intel, llamado 20A, está previsto para finales de este año. La introducción de la función de trabajo dipolo en Intel 3 ayuda a que 20A y su sucesor 18A alcancen un estado más maduro, dice Hafez. Sabores de Intel 3La función de trabajo dipolo no fue la única tecnología detrás del aumento del 18 por ciento que ofrece Intel 3 sobre su predecesor. Entre ellos se encuentran aletas con formas más perfectas, contactos más definidos para el transistor y menor resistencia y capacitancia en las interconexiones. (Hafez detalla todo eso aquí). Intel está utilizando el proceso para construir sus CPU Xeon 6. Y la compañía planea ofrecer a los clientes tres variaciones de la tecnología, incluida una, 3-PT, con vías de silicio de 9 micrómetros para uso en apilamiento 3D. «Esperamos que Intel 3-PT sea la columna vertebral de nuestros procesos de fundición durante algún tiempo», dice Hafez. De los artículos de su sitio Artículos relacionados en la Web

Los nuevos transistores podrían necesitar un corte diferente de silicio


Las obleas de silicio que finalmente se convierten en los chips de su teléfono inteligente están compuestas de un solo cristal. Pero ese cristal tiene muchas caras, y es importante cuál de esas caras está en la superficie, donde se fabrican los transistores. Según una investigación presentada el mes pasado en la Reunión Internacional de Dispositivos Electrónicos (IEDM) IEEE 2023, es posible que la industria no esté utilizando la mejor orientación de cristal para los próximos dispositivos. Al cambiar la orientación del cristal, un equipo de IBM Research logró hasta duplicar la velocidad de la carga positiva a través de los transistores, aunque esto tuvo el costo de una ligera desaceleración de la carga negativa. Los cristales se pueden reducir a una estructura unitaria que es infinitamente repetible. En el caso del silicio, es un cubo que parece tener un diamante atrapado en su interior. Hay átomos de silicio en cada esquina del cubo, así como en el centro de cada cara, y cuatro átomos más en el interior del cubo. Los transistores actuales, en su mayoría FinFET, están construidos sobre silicio, por lo que la parte superior de ese cubo es la superficie de la oblea. Los expertos llaman a esa orientación del cristal «001». Las obleas de silicio con orientación 001 «se utilizan en muchas tecnologías lógicas avanzadas, incluida la tecnología de chip de 2 nanómetros de IBM», dice Shogo Mochizuki de IBM Research. Pero Mochizuki y sus colegas dicen que a medida que los fabricantes de chips hacen la transición al siguiente tipo de transistor: la nanohoja o dispositivo de puerta integral: podrían obtener mejores resultados si usaran la orientación “110” en su lugar. Eso es esencialmente un corte vertical a través del cubo. ¿Por qué eso haría alguna diferencia? Tiene que ver con la velocidad a la que puede viajar la carga a través de la red de silicio. En los circuitos CMOS que componen los chips lógicos, deben fluir tanto electrones como huecos (vacantes de electrones cargados positivamente). Generalmente, los electrones son la variedad más rápida, por lo que la movilidad relativamente pequeña de los agujeros es un factor limitante cuando los fabricantes de chips diseñan transistores cada vez más pequeños. Y ya se sabe que los agujeros se mueven más rápido cuando viajan en el plano 110 que en el 001. Lo contrario ocurre con los electrones, pero el efecto es menor. Los FinFET actuales ya aprovechan el viaje más rápido en ese plano. Aunque están fabricados con silicio 001, la región del canal del transistor (la parte por donde fluye la corriente cuando el dispositivo está encendido o se bloquea cuando está apagado) es una aleta vertical de material en el plano 110, perpendicular a la superficie del silicio. Pero en las nanoláminas, la corriente tiene que fluir a través de estructuras que son paralelas a la superficie del silicio, en el plano 001 que desacelera los agujeros. El equipo de Mochizuki construyó pares coincidentes de transistores de nanoláminas en obleas de silicio 001 y 110. Ambos tipos de transistores (pFET conductores de huecos y nFET conductores de electrones) estaban presentes. Además de las diferentes orientaciones de los cristales, los transistores tenían una variedad de características diferentes para probar: algunos tenían láminas delgadas, otras más gruesas; algunos tenían canales largos, otros más cortos. Los 110 pFET superaron a sus hermanos 001, aunque la magnitud del efecto a veces variaba según el grosor de las nanoláminas de silicio. Como era de esperar, los nFET funcionaron ligeramente peor en 110 silicio. Pero el aumento del rendimiento del pFET es suficiente para compensar eso, sugieren los investigadores. No esperemos que la industria cambie rápidamente al silicio 110. «Técnicamente, es posible», dice Naoto Horiguchi, director del programa de tecnología de dispositivos CMOS en Imec, con sede en Bélgica. Pero hay suficientes diferencias en la forma en que las capas de silicio y silicio germanio crecen en las diferentes orientaciones de los cristales que «requeriría una ingeniería cuidadosa», dice. Mochizuki dice que IBM planea encontrar una manera de reducir los efectos nocivos de la alternativa. orientación en la conducción de electrones. Además, el equipo explorará el uso de 110 silicios en transistores de nanohojas apilados en 3D llamados FET complementarios (CFET). Esta arquitectura de dispositivo normalmente apila un nFET encima de un pFET para reducir el tamaño de los circuitos lógicos. Se espera que estos dispositivos apilados se lancen dentro de 10 años, y los tres fabricantes de chips de lógica avanzada informaron sobre prototipos de CFET el mes pasado en IEDM. Mochizuki dice que el equipo de IBM puede intentar construir la parte pFET a partir de silicio 110 y el nFET a partir de 001. Artículos de su sitioArtículos relacionados en la Web

Source link

Funciona con WordPress & Tema de Anders Norén