Las obleas de silicio que finalmente se convierten en los chips de su teléfono inteligente están compuestas de un solo cristal. Pero ese cristal tiene muchas caras, y es importante cuál de esas caras está en la superficie, donde se fabrican los transistores. Según una investigación presentada el mes pasado en la Reunión Internacional de Dispositivos Electrónicos (IEDM) IEEE 2023, es posible que la industria no esté utilizando la mejor orientación de cristal para los próximos dispositivos. Al cambiar la orientación del cristal, un equipo de IBM Research logró hasta duplicar la velocidad de la carga positiva a través de los transistores, aunque esto tuvo el costo de una ligera desaceleración de la carga negativa. Los cristales se pueden reducir a una estructura unitaria que es infinitamente repetible. En el caso del silicio, es un cubo que parece tener un diamante atrapado en su interior. Hay átomos de silicio en cada esquina del cubo, así como en el centro de cada cara, y cuatro átomos más en el interior del cubo. Los transistores actuales, en su mayoría FinFET, están construidos sobre silicio, por lo que la parte superior de ese cubo es la superficie de la oblea. Los expertos llaman a esa orientación del cristal «001». Las obleas de silicio con orientación 001 «se utilizan en muchas tecnologías lógicas avanzadas, incluida la tecnología de chip de 2 nanómetros de IBM», dice Shogo Mochizuki de IBM Research. Pero Mochizuki y sus colegas dicen que a medida que los fabricantes de chips hacen la transición al siguiente tipo de transistor: la nanohoja o dispositivo de puerta integral: podrían obtener mejores resultados si usaran la orientación “110” en su lugar. Eso es esencialmente un corte vertical a través del cubo. ¿Por qué eso haría alguna diferencia? Tiene que ver con la velocidad a la que puede viajar la carga a través de la red de silicio. En los circuitos CMOS que componen los chips lógicos, deben fluir tanto electrones como huecos (vacantes de electrones cargados positivamente). Generalmente, los electrones son la variedad más rápida, por lo que la movilidad relativamente pequeña de los agujeros es un factor limitante cuando los fabricantes de chips diseñan transistores cada vez más pequeños. Y ya se sabe que los agujeros se mueven más rápido cuando viajan en el plano 110 que en el 001. Lo contrario ocurre con los electrones, pero el efecto es menor. Los FinFET actuales ya aprovechan el viaje más rápido en ese plano. Aunque están fabricados con silicio 001, la región del canal del transistor (la parte por donde fluye la corriente cuando el dispositivo está encendido o se bloquea cuando está apagado) es una aleta vertical de material en el plano 110, perpendicular a la superficie del silicio. Pero en las nanoláminas, la corriente tiene que fluir a través de estructuras que son paralelas a la superficie del silicio, en el plano 001 que desacelera los agujeros. El equipo de Mochizuki construyó pares coincidentes de transistores de nanoláminas en obleas de silicio 001 y 110. Ambos tipos de transistores (pFET conductores de huecos y nFET conductores de electrones) estaban presentes. Además de las diferentes orientaciones de los cristales, los transistores tenían una variedad de características diferentes para probar: algunos tenían láminas delgadas, otras más gruesas; algunos tenían canales largos, otros más cortos. Los 110 pFET superaron a sus hermanos 001, aunque la magnitud del efecto a veces variaba según el grosor de las nanoláminas de silicio. Como era de esperar, los nFET funcionaron ligeramente peor en 110 silicio. Pero el aumento del rendimiento del pFET es suficiente para compensar eso, sugieren los investigadores. No esperemos que la industria cambie rápidamente al silicio 110. «Técnicamente, es posible», dice Naoto Horiguchi, director del programa de tecnología de dispositivos CMOS en Imec, con sede en Bélgica. Pero hay suficientes diferencias en la forma en que las capas de silicio y silicio germanio crecen en las diferentes orientaciones de los cristales que «requeriría una ingeniería cuidadosa», dice. Mochizuki dice que IBM planea encontrar una manera de reducir los efectos nocivos de la alternativa. orientación en la conducción de electrones. Además, el equipo explorará el uso de 110 silicios en transistores de nanohojas apilados en 3D llamados FET complementarios (CFET). Esta arquitectura de dispositivo normalmente apila un nFET encima de un pFET para reducir el tamaño de los circuitos lógicos. Se espera que estos dispositivos apilados se lancen dentro de 10 años, y los tres fabricantes de chips de lógica avanzada informaron sobre prototipos de CFET el mes pasado en IEDM. Mochizuki dice que el equipo de IBM puede intentar construir la parte pFET a partir de silicio 110 y el nFET a partir de 001. Artículos de su sitioArtículos relacionados en la Web
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