El diseñador de chips de servidor RISC-V, Ventana Micro Systems, ha lanzado su procesador Veyron de segunda generación, incorporando más núcleos y la capacidad para que los clientes agreguen bits de acelerador personalizados a un modelo de sistema en chip (SoC) personalizado. Ventana lanzó su kit de primera generación, el Veyron V1, en la Cumbre RISC-V del año pasado, dirigido a clientes que buscan un procesador de clase de centro de datos que pueda ofrecer un rendimiento comparable al de otras arquitecturas del mercado. El slinger Cupertino RISC-y vende principalmente su producto en forma de chiplet multinúcleo listo para usar, con la idea de que clientes como los hiperescaladores puedan combinar múltiples chiplets en un SoC para cumplir con sus requisitos de procesamiento específicos. Según Travis Lanier, vicepresidente de marketing y productos de Ventana, el Veyron V2 incorpora todas las actualizaciones de las especificaciones RISC-V, además de alinearse con Universal Chiplet Interconnect Express (UCIe) como estándar para conectar chiplets entre sí, en lugar del Sistema Bunch of Wires (BoW) visto en el V1. Veyron V2 admite el conjunto de funciones RVA23, que es el perfil del conjunto de instrucciones RISC-V para este año, e implementa las especificaciones de la Unidad de gestión de memoria de entrada-salida (IOMMU) RISC-V. La ratificación de la especificación IOMMU «fue un gran problema en el espacio RISC-V», según Lanier. «Cada vez que tienes una máquina virtual y quieres tener acceso directo a uno de tus dispositivos PCIe, no tienes que hacer toda la sobrecarga de software para cambiarla, por lo que esta es una característica crítica para las aplicaciones de centros de datos», afirmó. explicado. También es una parte clave de la compatibilidad con RISE, afirmó, que es un proyecto industrial destinado a construir el ecosistema de aplicaciones necesario en torno a RISC-V. Ventana también ha aprovechado las especificaciones de RISC-V Vector Extension para añadir una unidad de procesamiento de vectores a sus núcleos. Tiene 512 bits de ancho y también presenta lo que Ventana llama AI Matrix Extensions, que según Lanier «ayudarán significativamente con algunas de esas cargas de trabajo de inferencia o IA generativa». Además, cada chiplet Veyron V2 ahora admite hasta 32 núcleos en lugar de los 16 de la generación anterior, mientras que la velocidad del reloj y el número total de núcleos se mantienen en 3,6 GHz y hasta 192 núcleos. El tamaño de las cachés también ha aumentado, a 1 MB de L2 por núcleo y hasta 128 MB de caché L3 compartida a nivel de clúster. Todos los cambios en el Veyron V2 se traducen en un aumento de rendimiento de casi un 40 por ciento con respecto a la generación anterior, afirmó Lanier. Pedal a fondo Veyron V2 también admite DSA, o Aceleración específica de dominio, una capacidad que permite al cliente agregar chips aceleradores personalizados a su SoC. Esto está dirigido a clientes de hiperescala que deseen impulsar cargas de trabajo específicas en el centro de datos, según Lanier, como compresión y cifrado, procesamiento de descarga TCP en redes o procesamiento de clave/valor en bases de datos. Estos chiplets aceleradores son compatibles con los núcleos Veyron a través de instrucciones personalizadas que Ventana ha agregado, que es uno de los supuestos grandes puntos de venta de toda la arquitectura RISC-V. En este caso, las instrucciones personalizadas permiten que el software llame al acelerador, en lo que podría verse como un eco de la forma en que los procesadores Intel tenían instrucciones para llamar a la unidad de punto flotante (FPU) en los días en que una de estas era una opción separada. chip. Otro reclamo para Veyron V2 es que ha sido diseñado para ser más resistente a ataques de canales laterales, como las fallas Spectre y Meltdown que potencialmente permitieron el robo de datos de la memoria de un servidor. Lanier se mostró cauteloso sobre lo que esto significa específicamente, pero enfatizó que eso no significa que tal ataque sea imposible con los chips Veyron, solo que el V2 ha sido diseñado con conocimiento de la forma en que se llevan a cabo estos ataques. «Tuvimos el lujo de comenzar nuestro diseño, después de que todo esto salió a la luz», dijo, y agregó que el costo para los clientes de centros de datos de ejecutar parches de software o mitigaciones en los servidores afectados a menudo puede representar un impacto del 10 o incluso del 20 por ciento en el rendimiento. Está previsto que el silicio Veyron V2 esté disponible en algún momento de la segunda mitad de 2024. Con el V1 del año pasado, TSMC fabricó los chiplets utilizando un nodo de producción de 5 nm. Este año, Ventana no especifica qué fundición producirá los chiplets V2, pero dijo que se fabricarán mediante un proceso de menos de 5 nm. ®

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